كنت قد دعيت لإلقاء كلمة في إحدى المحاضرات التي أقيمت في يوم الهندسة المصري حول تاريخ هذا المؤتمر و قصص نجاح المشاركين فيه و التي تكلم فيها العديد من الذين شاركوا في الأعوام السابقة , و قد كنت أمثل المشاركين الذين لم يتخرجوا بعد. و لم يكن من العناء أن أستعد أو أحضر لتلك الكلمة و أتذكر ما الذي إستفدته من مشاركتي كعارض لمشروع لعامين متتاليين في يوم الهندسة المصري , بل حتى إنني قد نسيت بعض النقاط المهمة من كثرة الأشياء التي إستفدت بها. و سأذكر منها ما أتذكره الآن حتى أوصل بعض الرسائل , قد يراها البعض صغيرة أو تافهة , غير أنها تمثل نقطة تحول كبيرة في حياة الكثيرين.

أولاً ..

بحكم بعض المفاهيم الخاطئة المنتشرة في المجتمع , وضع البعض صورة نمطية لطلبة الجامعات تحولت إلى حقيقة بعد أن قد دفنت الصورة الحقيقية تحت أوهام المتشائمين. فقد إعتقد البعض بأن طالب البكالريوس عاجز عن أن يعلم نفسه بنفسه و عاجز عن أن يكتشف طريقه وحده و يقوده أساتذته إلى طريقه كالأعمى حتى التخرج. و بهذه النظرة الإستصغارية كثيراً ما يتعثر الطلاب عندما يبدأون في مشروع تخرجهم و يتعثر الخريجين في بداية حياتهم العملية إذ أنهم لم يعتادوا على العمل الجاد المتواصل و الإعتماد على النفس في تحصيل المعلومات و حل مشاكلهم بأنفسهم رغم أن الفرصة كانت أمامهم لسنوات لكنهم لم ينتهزوها. ففي أثناء العام الدراسي إذا كلف الطلبة بعمل مشروع صغير يتعلق بإحدى المواد الدراسية لا يجد الطلبة الظروف الكافية التي تجعلهم يستفيدون من هذا الأمر. ففي أغلب الأحيان لا تشكل المشاريع العملية نسبة كبيرة في تقييم المادة و ينشغل الطلبة بالمذاكرة للإمتحانات إذ أنه في أغلب الأحيان يعد التفرغ للعمل في المشروع تضييعاً للوقت و إنشغالاً عن المذاكرة ! ..  فيلجأ الطلبة إلى الإنتهاء سريعاً من المشروع العملي عن طريق تقديم شئ تقليدي مكرر خالي من الإبداع و الإبتكار بل و قد يكون مليئ بالأخطاء التي لم يجد الطلبة وقتاً ولا تشجيعاً على إصلاحها نظراً لإن أستاذ المادة سيراعي ظروفهم. و في مثل هذه الظروف يتم قتل الإبداع بداخل كل من أراد أن يبدع و يبتكر شيئاً في مشروعه فضلاً عن أنه سيحارب من قبل بقية الطلاب الذين من مصلحتهم أن تكون المشاريع كلها متساوية حتى يراعي الأستاذ ظروفهم ! كما سيحارب من قبل مدعي النصح و الواقعية الذين يرون أن ما سيقوم به تضييعاً للوقت في ما لا يفيد !

و كحل لتلك المشكلة يلجأ بعض الناجين من تلك الكارثة إلى أن يعلموا أنفسهم شيئاً و لو بسيطاً في فترة الأجازة الصيفية. غير أن هذا الأمر عادةً ما لا ينجح نظراً لإن الأغلبية تفقد حماسها بعد فترة خصوصاً عندما لا تجد ما يحفزها على الإستمرار. خصوصاً و أن أغلبية المحيطين به لن يشجعوه على هذا الأمر.

و قد كان الحل الأمثل لهذا الأمر – بالنسبة لي و للكثيرين غيري – هو أن أشارك كعارض لمشروع في يوم الهندسة المصري. ففي أثناء فترة تنفيذ المشروع لن أجد ما يدفعني لإهمال النواحي الإبداعية في المشروع بل سأجد ما يدفعني لها لأنني أريد أن أقدم أفضل ما عندي. فلم يعد هناك أي مبرر يجعلني أهمل بعض الأشياء و أتغافل عن بعض الأخطاء كما قد يحدث في أثناء الفترة الدراسية. و في ذات الوقت لن أصاب بالملل و أستشعر عدم جدوى ما أفعله أو أتكاسل و أتباطأ و ذلك لأن هناك موعد يجب أن أكون قد إنتهيت من كل شئ قبله و الأمر ليس مفتوحاً.

و قد يتسائل البعض كيف يقوم بعمل منتج أو مشروع و هو قليل الخبرة و ليس عنده أفكار ؟؟ .. بالنسبة للأفكار فهذا أسهل ما في الأمر. فلا أعتقد بأن هناك شخص لا يواجه أي مشاكل في حياته. إن كان لا يواجه آية مشاكل هندسية فهذا جيد فليعش سعيداً ! و إن كان يواجه بعض المشاكل فليقم بحلها ! و إن كان قليل الخبرة فهذه ليست مشكلة كبيرة. بل هي فرصة جيدة لكي يتعلم و يعتمد على نفسه في التعلم. و أكثر المعلومات تذكراً عند الطلبة هي المعلومات التي حصل عليها بعد أن شعر بأهميتها و حاجته إليها.

ثانياً ..

يعد يوم الهندسة المصري تدريباً عملياً على فن التسويق و طرح منتج جديد أو فكرة جديدة. فالعارضين يتحدثون خلال الثلاثة أيام عن مشروعهم ربما مئات المرات. و في كل مرة يكتشفون من خلال إنطباع و رد فعل الزائرين شيئاً جديداً كان يمكنه أن يجعل طريقة عرضهم للمشروع أفضل و أوضح و أكثر لفتاً لإنتباه المستمعين و ربما أقل في عدد الكلمات. فربما يبدأ الواحد منهم في اليوم الأول بعرض المشروع خلال خمسة دقائق و ينتهي به الأمر في اليوم الأخير بأنه قد إستطاع أن يلخص المشروع في دقيقة واحدة و بطريقة أكثر ترتيباً , بغض النظر عن كون العارضين يفقدون أصواتهم منذ اليوم الثاني ! و بالطبع فهذا يساعدهم بشكل كبير على التدرب على كيفية تقديم أنفسهم في المقابلات الوظيفية Job Interviews.

ثالثاً ..

تعلمت من مشاركتي في يوم الهندسة المصري أن أكسر حاجز الخوف و الرهبة من تقديم نفسي و أعمالي إلى الناس. ربما يصاب البعض ببعض الرهبة و التشكك في ذاته على سبيل المثال إذا ما ألقى محاضرة أو كتب مقالاً. فيشعر أحياناً بالخجل من نفسه و من ما قدمه و يتمنى أن لم يكن قد ألقى المحاضرة أو كتب المقال. و بالرغم من ذلك فإن القراء و المستمعين لن يشعروا بهذا الأمر و بل و قد تعجبهم المحاضرة أو المقالة. و هذا بسبب أن هذا الخوف ليس إلا وهم بداخلنا و لا وجود له على أرض الواقع. نفس الأمر يتكرر مع المشاريع التي نعرضها في يوم الهندسة المصري. ففي البداية قد يستصغر الواحد منا مشروعه – خصوصاً إذا كان مشروعه ليس بمشروع تخرج – و قد يشعر بالخجل من عرضه بجانب بقية المشاريع. غير أننا شيئاً فشيئاً سيزول عندنا هذا الشعور بعد أن نكتشف حقيقة أن هذه المخاوف لا توجد إلا بداخلنا ولا وجود لها على أرض الواقع.

رابعاً ..

يعد يوم الهندسة المصري مدرسة عملية للتربية الوطنية .. فلم تقدم ألاف المحاضرات و الخطب و لم تجدي دراسة “مادة التربية الوطنية” شيئاً يذكر بالمقارنة مع ما تعلمته من يوم الهندسة المصري. فإجتماع العديد من الطلاب من مختلف المحافظات. و ربما تجد بعض الخلافات السياسية إلى جانب الجغرافية. غير أنهم تجمعهم نفس المشكلات في التعليم و سوق العمل. تربطهم نفس الأهداف و نفس الأحلام. يعملون معاً على أرضية واحدة. يشجعون بعضهم بعضاً على المواصلة نحو هدفهم و يخدمون بعضهم بعضاً بلا مقابل.

ربما يكون هناك المزيد من الأشياء التي لا أتذكرها الآن .. و لعل الكثيرين لديهم العديد من الإستفادات التي خرجوا بها. فهكذا تكون الأعمال التي تجمع شمل الوطن. مخطئ من يظن بأننا متفرقين و كسالى. نحتاج فقط إلى أن نتجمع على حلم واحد و على أرضية مشتركة. و الآن أترككم مع الفيديو الختامي ليوم الهندسة المصري العاشر لعام 2011.

حينها خطرت ببالي فكرة تحل هذا المشكلة و هي أن اللاعب يقوم بكتابة أوامر و أكواد تصف كيف ستتصرف كائنات اللعبة و أثناء اللعبة يتم تنفيذ تلك الأوامر .. بدأت في تنفيذ لعبة بهذا المفهوم الذي ربما يكون جديداً أو على الأقل غير معروف في عالم الألعاب .. و بعد أن قمت بإستشارة إحدى الدكاترة في الجامعة عدلت المسار قليلاً .. و بعد بضعة أسابيع من العمل المتواصل خرج الإصدار التجريبي الأول إلى النور !

هذا الإصدار ليس لعبة بل هو برنامج يتيح للاعبين أن يقوموا بكتابة أكوادهم و إرسالها إلى خادم يقوم بعمل مباريات بين تلك الأكواد و تسجيل النتائج و هكذا .. إنظر إلى هذه الصورة :

هذه أول لعبة من هذا النوع .. في هذا الملعب يقوم اللاعب الأزرق بضرب بالونات اللاعب الأخضر و العكس .. و الذي يقوم بإفناء بالونات الأخر يفوز في النهاية .. و توجد بها بعض القوانين مثل أن اللاعب إذا تجاوز الحدود البيضاء تقل نتيجته و إذا ضرب بالون بنفس لونه تقل نتيجته أيضاً .. و إذا ضرب بالون اللاعب الأخر تزيد نتيجته ..

هذه اللعبة و غيرها من الألعاب التي ستصدر قريباً إن شاء الله يمكن للاعبين أن يلعبوها عن طريق هذا البرنامج :

هنا يقوم اللاعبين بالتسجيل و الدخول ..

و هنا يقوم اللاعبين بإختيار الألعاب التي يريدون لعبها و تحميلها .. القائمة اليسرى هي قائمة الألعاب و القائمة اليمنى هي قائمة المستخدمين الذين كتبوا أكواداً لهذه الألعاب .. و فوق الأزرار التي في الاسفل تجد شريط مكتوب فيه أعلى النتائج ..

و هنا يقوم إحدى اللاعببين بكتابة كود لإحدى الألعاب .. و بعد أن يقوم بعمل Save يتم إرسال الكود إلى الخادم يقوم بمباراة جميع اللاعبين المسجلين في هذه اللعبة و تعديل النتائج ..

ربما يقوم هذا الفيديو بتوضيح أكثر :

للتحميل :

حتى هذه اللحظة يتوفر إصدار نظام لينكس .. و قريباً إن شاء الله سيتوفر إصدار لنظام ويندوز

https://sourceforge.net/projects/cap-scg/

و أخيراً و ليس أخراً .. مازال هناك الكثير لإضافته و تعديله .. و ربما تكون هناك بعض المشاكل و الأخطاء المخفية هنا و هناك و لم أكتشفها و تظهر عند بعض المستخدمين ! .. و لهذا أرحب بجميع إقتراحاتكم و إضافاتكم و مشاكلكم في التعليقات ..

تخيل أنك بيدك الآن دائرة تكاملية Integrated Circuit تقوم بإختبارها .. ستقوم أولاً بتوصيلها مثلاً على لوحة إختبار Bread Board .. ربما تقوم بتوصيل بعض الدوائر التكاملية الأخرى أو لا تقوم بذلك حسب الإختبار الذي تريده .. ربما نجد معك أيضاً أثناء الإختبار جهاز راسم الإشارات Oscilloscope  لتشاهد الإشارات الداخلة و الخارجة .. و ربما يكون بجانبك ورقة تكتب فيها ملاحظاتك و قياساتك .. و سوف نسمي هذا كله مقعد الإختبار Test Bench .. تذكر أننا في الدرس الأول و الثاني شددنا على مفهوم أن اللغات الوصفية و التي منها لغة الـ VHDL لا تخاطب الهاردوير و إنما تخاطب الذي سيقوم بتصميم الهاردوير .. و بما أننا في هذه المرة لن نقوم بتصميم الهاردوير و إنما سنقوم بإختبار الهاردوير .. فسوف نحتاج أيضاً إلى لغة وصفية تصف للرجل الجالس على مقعد الإختبار Test Bench ماذا سيفعل بالضبط لكي يقوم بإختباره .. فسوف نصف له كيف سنقوم بتركيب الدوائر التكاملية التي صممناها (مثل وحدة المعالجة و المنطق في الدرس السابق) و نصف له أين يقوم بتوصيلها و هل سيقوم بتوصيل بعض الدوائر الأخرى أم لا و هكذا .. ثم نصف له بعد ذلك خطوات التجربة .. هل سيقوم مثلاً بإدخال بعض المدخلات لوحدة المعالجة و المنطق ثم يقوم بإختبار هل النتيجة ستخرج كما ينبغي أم لا و ما هي الأشياء التي سوف يجربها و كيف سيتصرف عند رؤية أي مخرج من المخرجات و هكذا .. في قائمة Hierarchy التي في أيمن الشاشة قم بتحديد الملف الذي وضعت فيه كود وحدة المعالجة و المنطق ALU و إضغط عليه بالزر الأيمن و إختر New Source ثم قم بتحديد VHDL TestBench : و قم بتسمية الملف الجديد بأي شئ ثم إضغط Next حيث ستقوم بإختيار الوحدة التي تريد أن تقوم بعمل محاكاة و إختبار لها .. قم بتحديد الملف الذي تريد محاكاته .. و في هذه الحالة ليس لدينا إلا ملف واحد فقط و وحدة واحدة فقط و هي وحدة المعالجة و المنطق .. إضغط Next ثم إضغط Finish .. سيفتح لك صفحة بها بعضاً من كود الـ VHDL به المحاور الآتية .. أولاً إعتبر نفسك تتعامل مع لوحة إختبار Bread Board .. ستقوم بوضع الدائرة التكاملية Integrated Circuit التي قمت بتصميمها في لوحة الإختبار ثم تقوم بتوصيل بعض الأسلاك على الأرجل التي تريد أن تختبرها في الدائرة التكاملية .. ثم ستقوم بالتعامل مع تلك الأسلاك و التي ستقوم بتوصيلها على بعض الأقفال لكي تدخل عن طريقها البيانات و تضع المخرجات على جهاز راسم للإشارات Oscilloscope أو على بعضاً من الديودات المضيئة LEDs .. هذا بالضبط الذي سوف تفعله في الكود الوصفي لعملية الإختبار و المحاكاة .. ستقوم بإستخدام الوحدة التي تريدها ليس عن طريق تكوينها الداخلي و إنما ستسخدمها و تختبرها على أنها مكون بداخل دائرة و التي شبهناها بلوحة الإختبار .. إنظر إلى الكود التالي :

ENTITY ALU_Simulation IS

END ALU_Simulation;

هنا قمنا بتعريف وحدة فارغة على أنها لوحة الإختبار .. و قد جرى العرف ان لوحة الإختبار ليس لها مدخلات و مخرجات .. و سنقوم بوضع الوحدة المراد إختبارها بداخل هذه الوحدة الفارغة أو لوحة الإختبار ..

ARCHITECTURE behavior OF ALU_Simulation IS

COMPONENT ALU

PORT( A : IN  std_logic_vector(31 downto 0);

B : IN  std_logic_vector(31 downto 0);

ALU_OUT : OUT  std_logic_vector(31 downto 0);

Control : IN  std_logic_vector(2 downto 0));

END COMPONENT;

signal A : std_logic_vector(31 downto 0);

signal B : std_logic_vector(31 downto 0);

signal Control : std_logic_vector(2 downto 0);

signal ALU_OUT : std_logic_vector(31 downto 0);

BEGIN

هنا قمنا بتعريف التكوين الداخلي Architecture للوحة الإختبار .. فقلنا Architecture ثم أتبعناها بإسم التكوين الداخلي و الذي جرى العرف على أن يكون Behavioral في وصف التصاميم و Behavior في وصف المحاكاة و الإختبار ..  ثم قلنا Of و أتبعناها بإسم الوحدة التي سننسب هذا التكوين لها ثم كلمة Is .. و بين كلمة Is و كلمة Begin نضع التعريفات التي سنستخدمها في الكود .. قد نقوم بتعريف بعض الأسلاك مثلاً .. و يكون كل سلك له إسم يدل عليه .. قد نقوم بتعريف دائرة تكاملية Integrated Circuit و نقوم بإستخدامها في الكود .. قد نقوم بتعريف سلسلة حرفية String حيث سنقوم بكتابة فيها تقريراً عن الإختبار الذي سنقوم به .. قد نقوم بتعريف متغير من نضع فيه الوقت من نوع Time حيث سنضع فيه مثلاً الوقت الذي سنقوم بحسابه في أي شئ مثلاً أثناء الإختبار .. و سوف نقوم بمناقشة هذه الأشياء و هذه الأنواع من المتغيرات و كيفية إستخدامها لاحقاً إن شاء الله ..

و في هذا المثال قمنا بتعريف مكون Component إسمه ALU و الذي هو إسم الوحدة التي سنقوم بإختبارها (التي قمنا بتصميمها في الدرس السابق) .. و قمنا بكتابة بيانات مداخلها و مخارجها بنفس الطريقة التي قمنا بكتابتها عندما كنا نقوم بتعريف Entity .. و لكن بدلاً من كتابة كلمة Entity قمنا بكتابة كلمة Component و في النهاية كتبنا كلمة End Component و ليس End ALU ..

و بعدما قمنا بتعريف بعض الأسلاك  .. أو بمعنى أدق قمنا بتعريف بعض الإشارات .. السلك الأول إسمه A و هو في الواقع عبارة عن 32 سلكاً و لهذا قلنا أنه STD_LOGIC_VECTOR .. و كذلك بقية الأسلاك و التي هي في الواقع كل المخارج و المداخل للدائرة التكاملية لوحدة المعالجة و المنطق ALU .. حيث أن الإشارة A سوف نقوم بتوصيلها على المدخل A للدائرة التكاملية .. و كذلك بقية المداخل و المخارج ..

بعد كلمة Begin سنبدأ في وصف ما الذي سيفعله الرجل الجالس على مقعد الإختبار كما سنقوم بوصف دائرة الإختبار (و التي في هذه الحالة ليست إلا الدائرة التكاملية التي نريد إختبارها و الأسلاك موصلة على كل مداخلها و مخارجها) .. إنظر إلى هذا الكود :

Instance_ALU : ALU PORT MAP (

A => A,

B => B,

ALU_OUT => ALU_OUT,

Control => Control);

هنا قمنا بوضع الدائرة التكاملية التي قمنا بتعريفها كمكون Component في الأعلى قبل Begin .. الفرق بين تعريفها و وضعها في اللوحة هو كما لو قلت لك أن هناك شئ إسمه OpAmp و قمت بتعريفه لك مرة واحدة ثم وضعت عدة نسخ منه في دائرة معينة .. ففي التعريف نقوم فقط بتعريفه و تعريف مداخله و مخارجه و نذكره بين is و Begin .. و أما في وضعه في الدائرة فلن نذكر عن مداخله و مخارجه أية معلومات بل سنذكر فقط الأسلاك التي قمنا بتوصيلها بهذه المداخل أو هذه المخارج .. و بالطبع بما أننا قد نضع من هذه الدائرة التكاملية أكثر من واحدة في التصميم الواحد فإنه يفضل أن نقوم بوضع إسم لكل نسخة Instance .. و هنا قد إخترنا إسم Instance_ALU .. ثم أتبعناها بالرمز “:” ثم إسم الدائرة التكاملية ثم PORT MAP و نقوم بفتح قوس .. و بعد إغلاق القوس نقوم بوضع فاصلة منقوطة .. و بين القوسين نقوم بربط كل مدخل أو مخرج من مداخل و مخارج الدائرة التكاملية بسلكٍ من الأسلاك .. فقمنا بالربط المدخل A بالسلك A (الإسم هنا لا يدل على أي شئ .. يمكنك الربط بين المدخل A و بين السلك H مثلاً) .. و نذكر على اليسار إسم المدخل أو المخرج ثم علامة السهم ثم إسم السلك و بعدها نقوم بوضع فاصلة ..

و بعد أن قمنا بوصف دائرة الإختبار سنقوم بوصف خطوات الإختبار .. عندما نريد أن نضع خطوات متتابعة أو أي شئ له علاقة بالوقت فإننا نضعها في ما يسمى بالـ Process .. إنظر إلى هذا الكود :

stim_proc: process

begin

A <= x”12345678″;

B <= x”87654321″;

Control <= “000″;

wait for 20 ns;

Control <= “001″;

wait for 20 ns;

Control <= “010″;

wait for 20 ns;

Control <= “011″;

wait for 20 ns;

Control <= “100″;

wait for 20 ns;

Control <= “101″;

wait for 20 ns;

Control <= “110″;

wait for 20 ns;

Control <= “111″;

wait;

end process;

END Behavior;

عند تعريف تلك العملية Process قمنا بتسميتها بإسم stim_proc الذي قد جرى العرف على تسمية عمليات الإختبار به .. ثم كلمة process ثم كلمة begin .. و بين begin و end process ذكرنا خطوات الإختبار .. في البداية عند الزمن صفر قمنا بإدخال القيمة 12345678 (و هي قيمة ست عشرية Hexadecimal) على الإشارة A (و التي هي الأسلاك الموصلة على المدخل A في الدائرة التكاملية) .. و أدخلنا القيمة 87654321 على B .. ثم أدخلنا قيمة 000 إلى الإشارة Control و التي ستحدد العملية الحسابية التي ستقوم بها وحدة المعالجة و المنطق .. ثم إنتظرنا لمدة 20 نانوثانية  حيث قلنا wait for ثم أتبعناها ببعض الوقت .. و بعد هذه الفترة الزمنية سوف نقوم بتغيير العملية الحسابية ثم ننتظر نفس المدة حتى نجرب كل العمليات الحسابية .. و بعد أن ننتهى من العملية نقول wait ثم end process .. و بعد أن ننتهي من وصف العملية و وصف كل شئ نقوم بإغلاق التكوين الداخلي فنقول End Behavior ..

و بالطبع لا تنسى أن تضع في بداية الكود المكتبات التي قمت بإستخدامها .. فبما أننا قد إستخدمنا الـ STD_LOGIC_VECTOR فإننا نحتاج إلى تلك المكتبة :

LIBRARY ieee;

USE ieee.std_logic_1164.ALL;

بعد  أن ننتهي من كتابة الكود نقوم الآن بتشغيله لكي تظهر أمامنا بيانات المخرجات التي ستخرج أثناء المحاكاة .. في الواقع فإنه يوجد أربعة أنواع أساسية من المحاكاة Simulation .. النوع الأول هو إختبار الوظيفي للتصميم Functional Test .. في هذا النوع من الإختبار لا يهمنا كم من الوقت سيستغرق التصميم لكي يخرج المخرجات بالشكل الصحيح و لكن كل الذي يهمنا هو ما المخرجات التي سيخرجها .. يسمى هذا النوع من الإختبارات Behavioral Simulation .. و يوجد نوع أخر من المحاكاة تظهر فيه المدة التي تأخذها الدائرة لكي تثبت المخرجات على الشكل الصحيح و هي مثل Post Map و Post Place and Rout و سوف نتحدث عنهم بشئ من التفصيل لاحقاً إن شاء الله .. و الآن لبدأ المحاكاة إنظر إلى هذه الصورة :

للذهاب إلى وضعية المحاكاة ستجد في الأعلى بجانب كلمة View خيارين .. إما وضعية التصميم Implementation و إما وضعية المحاكاة Simulation .. إختر وضعية المحاكاة .. و تحتها مباشرةً ستجد خيارات نوع المحاكاة و هي Behavioral و Post Translate و Post Map و Post Place And Rout .. قم بتحديد Behavioral و قم بتحديد الملف الذي به كود المحاكاة و الذي أسميناه هنا ALU_Simulation.vhd .. ثم إضغط على Simulate Behavioral Model من قائمة Processes .. سيظهر لك مثل هذا :

هنا ستجد رسم لإشارة كل الاسلاك التي قمت بوضعها في لوحة الإختبار .. في الأعلى ستجد خط به بيانات الزمن .. ستجد أنه كلما مر 20 نانوثانية تتغير قيمة الـ Control فتتغير معها قيمة الإشارة الخارجة من ALU_OUT .. يمكنك أن تعرض البيانات على أنها أرقام ثنائية Binary أو أرقام عشرية Decimal أو ست عشرية Hexadecimal عن طريق الضغط بالزر الأيمن على أسماء الإشارات التي على اليسار و إختيار Radix ثم تحديد الطريقة التي تريد أن تعرض بها البيانات ..

لاحظ هنا أننا في المحاكاة لم تظهر لنا أي تأخير في إخراج النتيجة .. فعندما كان يتغير قيمة أي مدخل فإن قيمة المخرج تتغير الحال .. و هذا كلام غير صحيح في الواقع .. فهذا النوع من المحاكاة أو الإختبار فقط يخبرنا عن المخرجات حتى نتأكد أنها ستخرج بالشكل الذي كنا نتوقعه و لكنها لا تخبرنا بأي تفاصيل أخرى .. و لكي تقوم بإظهار ما يتعلق بالتزامن و التأخير نقوم بإستخدام ما يسمى بالـ Post Map Simulation أحياناً أو Post Rout Simulation أحياناً أخرى .. و سوف نذكر تفاصيل هذا إن شاء الله في دروس قادمة ..

تحدثنا في الدروس السابقة عن تعريف لغة الـVHDL و لماذا نحتاج إليها و كيف ستفيدنا في تصميم الهاردوير .. و هذه المرة سنقوم بكتابة مثال عملي بتلك اللغة .. سيكون الكلام هذه المرة عن وحدة المعالجة و المنطق المعروفة بالـALU و التي هي إختصار لـArithmetic Logic Unit .. و هي وحدة من أهم الوحدات في المعالج Processor .. و هي التي تقوم بعمليات الجمع و الطرح و الضرب و سائر العمليات الرياضية و العمليات المنطقية .. هذه الوحدة لها مدخلان يكونان هما المدخلان الذان نريد أن نقوم بعمل العملية الرياضية أو المنطقية عليهما .. و هناك مخرج من المخرجات به ناتج العملية .. فمثلاً قد يكون الناتج هو حاصل ضرب المدخلين أو مجموعهما أو الفرق بينهما و غير ذلك من العمليات .. و هناك مدخل ثالث يحدد لنا ما هي العملية التي نريد .. فعلى سبيل المثال إذا كان هذا المدخل بقيمة 000 فهذا معناه أنه سيقوم بعملية جمع .. و إذا كان 001 فهذا معناه أنه سيقوم بعملية طرح و غير ذلك بحسب الذي نريد .. و الآن إنظر إلى فقرة الـVHDL التالية :

entity ALU is Port (

A : in  STD_LOGIC_VECTOR (31 downto 0);

B : in  STD_LOGIC_VECTOR (31 downto 0);

ALU_OUT : out  STD_LOGIC_VECTOR (31 downto 0);

Control : in  STD_LOGIC_VECTOR (2 downto 0));

end ALU;

هنا قمنا بتعريف الوحدة بمداخلها و مخارجها .. هناك مدخلان بطول 32bits و هما A و B و هما المدخلان الذان سنقوم بعمل العملية الرياضية أو المنطقية عليهما .. و المخرج ALU_OUT بنفس الطول أيضاً .. و هناك المدخل Control الذي سيقوم بتحديد العملية التي سنقوم بها .. و طول هذا المدخل يتم تحديده بناءاً على عدد العمليات التي ستقوم وحدة المعالجة و المنطق بها .. فعلى سبيل المثال إذا كانت ستقوم بـعملياتان فقط فيكفي أن يكون الـControl بطول بت واحد .. و إذا كانت ستقوم بأكثر من عمليتين إلى أربع عمليات فسيكون طول الـControl بـ2bits إذ أن الإحتمالات هي 00 و 01 و 10 و 11 فقط .. و هكذا .. و في هذه الحالة سنقول مثلاً أننا نريد أن نقوم بعمل ثمانية عمليات فقط و لهذا جعلنا طول الـControl بـ3bits .. بالطبع فإن وحدة المعالجة و المنطق ليست هذا فقط .. بل يوجد بها في الواقع أكثر من ذلك و لكننا سنكتفي بهذا للتبسيط ..

و بعد أن قمنا بتعريف الوحدة .. سنقوم الآن بتوصيف سلوكها الداخلي .. إنظر إلى الفقرة القادمة :

architecture Behavioral of ALU is

begin

ALU_OUT <= A + B when Control=”000″ else

A – B when Control=”001″ else

A and B when Control=”010″ else

A or B when Control=”011″ else

A xor B when Control=”100″ else

A nor B when Control=”101″ else

A nand B when Control=”110″ else

A xnor B;

end Behavioral;

هنا قمنا بتوصيف حال المخرج ALU_OUT .. و من خلال الكود السابق أعتقد بأنه من الواضح بأنه سيخرج ناتج لعمليةٍ ما على المدخلين A و B و تختلف تلك العملية بإختلاف قيمة الـControl ..

و لكي يكتمل الكود الوصفي لوحدة المعالجة و المنطق علينا أولاً أن نذكر المكتبات التي قمنا بإستخدامها في هذا الكود .. و لهذا عليك أن تضع تلك السطور في البداية :

use IEEE.STD_LOGIC_1164.ALL;

use IEEE.std_logic_unsigned.all;

المكتبة الأولى نستخدمها كي نتعامل مع الـSTD_LOGIC_VECTOR و المكتبة الثانية نستخدمها هنا كي نتعامل مع الإشارات + و-  بدلاً من عمل وحدة الجمع و الطرح بالجداول و نضع كل الإحتمالات إذ أن تلك المكتبات بها تلك الوحدات و ستضعها عندما تجد تلك الإشارات .. و هاتان المكتبتان موجودتان في المكتبة الرئيسية IEEE و لهذا أضف هذا السطر قبل ذكر المكتبتين السابقتين :

library IEEE;

و بهذا نكون قد إنتهينا من وحدة المعالجة و المنطق البسيطة .. و الآن إذهب إلى  قائمة Processes التي في الغالب تكون في أيسر الشاشة و قم بتشغيل Synthesize ثم Implement Design ..

في هذه المرحلة يبدأ البرنامج في إكتشاف الأخطاء موجودة في الكود .. و بإختصار شديد فإن مراحل تحويل الكود إلى دائرة منطقية يمر بعدة مراحل .. فأول تلك المراحل هي إكتشاف أخطاء الكود و التأكد من أنه سليم و هي مرحلة Check Syntax .. تليها مرحلة الـSynthesize هي مرحلة تكوين و إستنتاج و إختصار الدائرة المنطقية بناءاً على ما جاء في الكود من وصف لها .. و الشئ الذي نصل إليه بعد عملية الـSynthesize هو الدائرة المنطقية و بناءاً على هذا فإنك تستطيع ان ترى الدائرة المنطقية التي وصل البرنامج إليها عن طريق View RTL Schematic أو View Technology Schematic و قد بيننا الفرق بينهما في الدروس السابقة .. و أما مرحلة الـImplement فهي مرتبطة بالرقاقة القابلة للبرمجة Programmable Chip التي سوف نستخدمها لتجربة التصميم .. فيوجد العديد من الموديلات تختلف كل منها على حسب السرعة في الأداء و الحجم الأقصى للتصاميم التي تستطيع إستيعابها و غير ذلك .. و علاقة ذلك بمرحلة الـImplement هو أن في تلك المرحلة يقوم البرنامج بتحديد مكان كل دائرة منطقية داخل الرقاقة Chip و يقوم بتحديد الروابط و التوصيلات بين الدوائر و بعضها و بين الدوائر و المخرجات و غير ذلك .. و بالطبع فبإختلاف موديل الرقاقة ستختلف هذه المرحلة ..

من القائمة Project إختر Design Summary/Reports .. ستجد بها تقارير عن التصميم الذي قمت به مثل النسبة المستخدمة من الرقاقة .. فمثلاً إذا كانت أقل من 100% فهذا يعني أن الرقاقة تسع هذا التصميم و إذا كانت أكثر فهذا معناه أن التصميم كبير جداً و عليك أن تقوم بتجربته على رقاقة أكبر من التي إخترتها في البداية .. ستجد كذلك في بعض التقارير ما يتعلق بالوقت المستغرق أو التأخير Propagation Delay لكي تخرج المخرجات بالشكل الصحيح .. هذا مثلاً ستجده في  Post-PAR Static Timing Report في جدول يسمى Pad To Pad حيث ستجد علاقات بين كل مدخل و كل مخرج ..  على سبيل المثال إنظر إلى هذه المجموعة :

A<0>           |ALU_OUT<0>     |   11.034|
A<0>           |ALU_OUT<1>     |   11.711|
A<0>           |ALU_OUT<2>     |   11.409|
A<0>           |ALU_OUT<3>     |   12.226|
A<0>           |ALU_OUT<4>     |   12.059|
A<0>           |ALU_OUT<5>     |   12.509|
A<0>           |ALU_OUT<6>     |   11.218|
A<0>           |ALU_OUT<7>     |   11.411|
A<0>           |ALU_OUT<8>     |   12.278|
A<0>           |ALU_OUT<9>     |   12.717|
A<0>           |ALU_OUT<10>    |   12.608|

يظهر لنا هذا التقرير الوقت المستغرق لكي تخرج المخرجات بالشكل الصحيح إذا تغير مدخل واحد فقط .. فهنا على سبيل المثال إفترضنا في هذا الجدول أن المدخل الذي تغير هو أول بت في المدخل A .. إذا تغير هذا المدخل فإن أول بت في المخرج ALU_OUT سيتغير بعد 11.034 نانوثانية nanosecond و سيتغير البت الذي بعده بعد 11.711 .. بالطبع جاء البت الثاني متأخراً عن البت الأول إذ أن نتيجته في عملية الجمع مثلاً معتمدة عليه .. فأنت حينما تقوم بجمع رقمين تبدأ بأول خانة ولا تستطيع أن تبدأ في الخانة التي تليها إلا إذا أنهيت الخانة الأولى لإن الخانة الثانية قد تعتمد على نتيجة جمع الخانة الأولى عن طريق الفيض Carry و لهذا فنتيجتها ستأتي متأخرة عنها .. و بنفس المنطق فإن البت التي تليها سوف تكون أكثر تأخراً .. فإذا كانت البت الأولى ستتغير بعد 11.034 نانوثانية فإن البت الأخيرة ستتغير بعد 13.429 نانوثانية .. و لهذا السبب فإن جمع الرقم المكون من 8bits أسرع من جمع الرقم المكون من 32bits .. هذه الأرقام تم حسابها بالطبع بناءاً على أن أول بت في المدخل A هو الذي تغير .. أما إذا تغير البت الثاني في المدخل A فإن البت الأول في المخرج ALU_OUT لن يتغير أصلاً .. (تخيل مثلاً أنك تجمع الرقم 100 و 001 ستكون النتيجة هي 101 .. فإذا غيرت قيمة البت الثاني لتكون مثلاً 110+001 فإن قيمة البت الأول في الناتج لن يتغير و سيبدأ التغيير من البت الثاني ليكون 111) و لهذا فإذا نظرت في الجدول ستجد أن التغيرات المبنية على تغيير قمية البت الثاني بدأت من البت الثاني في الناتج و ليس الأول :

A<0>           |ALU_OUT<30>    |   14.106|
A<0>           |ALU_OUT<31>    |   13.429|
A<1>           |ALU_OUT<1>     |   10.793|
A<1>           |ALU_OUT<2>     |   10.877|
A<1>           |ALU_OUT<3>     |   11.694|
A<1>           |ALU_OUT<4>     |   11.527|
A<1>           |ALU_OUT<5>     |   11.977|
A<1>           |ALU_OUT<6>     |   10.686|
A<1>           |ALU_OUT<7>     |   10.879|
A<1>           |ALU_OUT<8>     |   11.746|
A<1>           |ALU_OUT<9>     |   12.185|

و بالطبع فإن الوقت المستغرق هنا سيكون أقل .. إذا أن تغيير البت الأول قد يتسبب في تغيير الرقم و الـ32bits كلهم .. و لكن التغيير في البت الثاني يغير فقط في الـ31bits العليا من الرقم .. و لهذا سيكون التأخير أقل .. إذا تصفحت الجدول أكثر ستجد بأن التغيير في المدخل Control الذي يحدد العملية الحسابية التي ستقوم وحدة المعالجة و المنطق بها يتسبب في تأخير كبير جداً .. فعلى سبيل المثال إنظر إلى هذا الجزء من الجدول :

Control<0>     |ALU_OUT<0>     |   15.034|
Control<0>     |ALU_OUT<1>     |   15.172|
Control<0>     |ALU_OUT<2>     |   14.870|
Control<0>     |ALU_OUT<3>     |   15.687|
Control<0>     |ALU_OUT<4>     |   15.520|
Control<0>     |ALU_OUT<5>     |   15.970|
Control<0>     |ALU_OUT<6>     |   14.679|

حيث يبدوا أن  هذا المدخل ذو حساسية كبيرة إذ أن التغيير فيه قد يعني أحياناً أن وحدة المعالجة  و المنطق ستقوم ببدأ بعملية حسابية أخرى من جديد .. على سبيل المثال قد تكون قيمة مدخل الـControl تقول بأننا نريد أن نقوم بعملية جمع و فجأة تغيرت لتقول بأننا نريد أن نقوم بعملية طرح فمعنى ذلك أننا سنلغي كل ما سبق حسابه و نقوم ببدأ عملية الطرح من جديد ..

إننا كمصممين دائماً ما نأخذ في إعتبارنا أسوأ الإحتمالات تحت أسوأ الظروف .. و لهذا السبب إذا سألتني مثلاً كم تستغرق وحدة المعالجة و المنطق لكي تقوم بعملية حسابية أو منطقية و تريد مني أن أعطيك رقماً واحداً فإنني سأعطيك قيمة التأخير التي ستحدث عند أسوأ الظروف .. و كثيراً من الأحيان تكون هي قيمة أكبر تأخير في هذا الجدول تحسباً لأسوأ الظروف ..

و هكذا نكون قد إنتهينا من هذا الدرس .. و لندع المحاكاة Simulator و كيفية عملها بلغة الـVHDL في الدرس القادم إن شاء الله ..

تذكر .. هدفنا الذي نريد أن نصل إليه هو أن نقوم بتصميم الدوائر الرقمية و الهاردوير بطريقة سهلة بدلاً من القيام بعمل جداول طويلة جداً قد تصل إلى المئات و الألاف من المعطيات .. و ذلك عن طريق اللغات الوصفية التي ستتحول بعد ذلك إلى دوائر رقمية .. و الذي سيقوم بتحويلها برنامج يشبه إلى حدٍ ما المترجم Compiler الذي سيتخدم في اللغات البرمجية ..

البرنامج الذي سوف نقوم بإستخدامه يسمى ISE WebPACK وهو من إنتاج شركة Xilinx و هي شركة ذات شهرة في هذا المجال ..

إدخل إلى هذا الرابط :

http://www.xilinx.com/support/download/index.htm

و قم بتحميل الإصدار الأخير .. و إنتبه إلى أن النسخة التي ستقوم بتنزيلها ستفوق الـ3 جيجا بايت .. و بعد أن تقوم بتثبيتها ستأخذ ما يزيد على الـ10 جيجا بايت ..

و البرنامج مجاني .. فلن تحتاج إلى دفع أي شئ .. و لكن ستحتاج إلى الإشترك في موقعهم http://www.xilinx.com و بالطبع فالإشتراك مجاني أيضاً ..

و كما ذكرنا قبل ذلك .. بما أن التصميم الذي سنقوم بوصفه في يد البرنامج فلنقم بإستغلال هذا الأمر و جعله يقوم بعدة أشياء حول التصميم .. فعلى سبيل المثال ربما يقوم بمحاكاة التصميم لكي ترى هل سيخرج المخرجات Outputs بالشكل الذي كنت تتوقعه أم لا .. و قلنا بأن الإختبار له العديد من الصور .. و المحاكاة Simulation إحدى طرق الإختبار .. و لكن المحاكاة تخرج لك على شاشة الحاسوب ما الذي سيخرجه التصميم إذا ما تم تشغيله بالفعل ..

و لكن هذا ليس كافياً .. نر يد أن نختبر التصميم بالفعل لنرى كيف سيتعامل مع البيئة المحيطة .. فربما مثلاً نريد أن نقوم بتصميم بطاقة الفيديو VGA و نريد أن نختبر ما إذا كانت ستعرض الصور على الشاشة بالفعل أم لا .. أو نريد أن نصمم بطاقة الصوت Sound Card و نريد أن نختبر ما إذا كان سيخرج الصوت بالفعل أم لا .. لا نريد أن يتقصر الأمر على بعض الأصفار و الواحدات تخرج على شاشة الحاسوب تتحدث عن مخرجات التصميم .. نريد أن نرى نتائج بالفعل قبل أن نقوم بعملية التصنيع .. و الحل المتبادر إلى الذهن في هذه الحالة هو أن نقوم بتوصيل كل تلك الدوائر على لوحة التجارب Bread Board و نقوم بتوصيل دوائر البوابات المنطقية Logic Gates Integrated Circuits .. و بما أن هذا الأمر يصعب بل يستحيل كلما إزداد حجم التصميم فإننا نلجأ إلى الرقاقات القابلة للبرمجة Programmable Chips .. المبدأ العام في هذا الأمر هوأنك عندما تقوم ببرمجة تلك الرقاقات فإنها تصبح و كأنها هي التصميم الذي قمت به و تتصرف تماماً كما سيتصرف التصميم .. بعض تلك الرقاقات يحتوي على مجموعة كبيرة من البوابات المنطقية Logic Gates و توجد وصلات بين تلك البوابات .. تلك التوصيلات يمكن أن تشغل و يمكن أن تقفل .. و عندما تقوم ببرمجتها يتم تشغيل التوصيلات و إيقاف البعض الأخر حتى تصبح البوابات المنطقية موصلة ببعضها البعض موافقة للتصميم الذي قمت به .. هذا ما يحدث في بعض الرقاقات و هناك بعض الأساليب و الطرق الأخرى سنحتاج إلى ذكرها لاحقاً إن شاء الله

و تقوم شركة Xilinx بتصميم العديد من تلك الرقاقات .. و عندما نقوم بعمل تصميم جديد في البرنامج الذي سوف نشرحه بعد قليل يجب أن تخبره عن إسم الموديل الذي تريد أن تختبرعليه تصميمك .. بعض الرقاقات تسمى FPGA إختصاراً لـField Programmable Gate Array .. و هي الرقاقات التي من هذا النوع تتميز بالقدرة على إستيعاب تصميمات كبيرة و سرعة عالية ..

و الآن لنبدأ في شرح أساسيات لغة الـVHDL :

و قبل ذلك .. تذكر أن : عادةً في التصميمات الكبيرة و المعقدة .. نقوم بتقسيمها إلى وحدات صغيرة .. فعلى سبيل المثال عندما نقوم بتصميم معالج Processor لن نأتي ببعض الترانزيستورات Transistors و نقوم بتصميم دائرة كبيرة و معقدة .. و لكن سوف نقوم بتقسيمها إلى وحدات و طبقات .. و المعالج يتكون من بعض المسجلات Registers و وحدة المعالجة و المنطق Arithmetic Logic Unit و وحدة التحكم Control Unit و الواجهات الخارجية التي قد تستخدم للتعامل مع الذاكرة Ram أو المدخلات و المخرجات Input/Output Buffer .. ثم نقوم بتصميم كل وحدة و إختبارها وحدها .. فنجد مثلاً أن وحدة المعالجة و المنطق ALU بداخلها وحدات أخرى .. فنجد وحدة تقوم بالجمع و وحدة تقوم بالطرح و وحدة تقوم بالضرب و غير ذلك من الوحدات .. بالإضافة إلى وحدة تقوم بإختيار الناتج المطلوب من بين الوحدات الأخرى حسب العملية الحسابية التي نريد أن نقوم بها و التي سنعرفها عن طريق وحدة التحكم .. و إذا أردنا أن نصمم كل وحدة من تلك الوحدات سنجد بداخلهم بوابات منطقية .. و إذا أردنا تصميم البوابات المنطقية سنجد بداخلها مجموعة من الترانزيستورات و المقاومات .. الشاهد أن من قام بالتصميم الكلي للمعالج لم يهتم بما بداخل الوحدات التي سوف يستخدمها .. فهو قد قام بإستخدام وحدات أخرى لا يدري عنها غير أنها كيان Entity له بعض المدخلات و المخرجات و لا يهمه تكوينها الداخلي Architecture بما أنه سيستخدمها كعنصر Component بداخل تصميمه .. و هكذا الحال مع كل الوحدات .. فمصمم وحدة المعالجة و المنطق إستخدم بعض الوحدات كعناصر Components لا يهمه تكوينها الداخلي Architecture طالما هو ينظر إليها على أنها كيان Entity له مخرجات و مدخلات فقط .. بهذه الطريقة نستطيع تسهيل مهمة التصميم .. يمكننا إختبار كل وحدة بذاتها .. يمكننا إستخدام نفس الوحدة التي تم تصميمها في تصميمات أخرى .. و قد تحدثنا عن هذا الأمر بالتفصيل سابقاً عدة مرات .. و في لغة الـVHDL نتبع إسلوب تقسيم التصميم إلى وحدات و نقوم بتصميم كل وحدة بذاتها و قد نقوم بإستخدام وحدات إخرى تم تصميمها من قبل و هكذا ..

و الأن .. قم بعمل مشروع جديد على برنامج الـISE Webpack ..

هنا قمنا بإنشاء مشروع جديد و قمنا بتسميته ..

و هنا نقوم بتحديد إسم الرقاقة التي نريد أن نختبر التصميم عليها .. بالطبع إذا كنت لا تريد أن تختبر على رقاقة قابلة للبرمجة قم بتحديد أي شئ .. و إذا كان لديك واحدة قم بإختيارها هنا .. كما ستقوم بإختيار اللغة التي سوف تصف بها تصميمك في خانة Preferred Language ..

و هكذا نكون قد أنشأنا مشروعاً جديداً .. لنقم الآن بإضافة وحدات إلى التصميم .. قد تكون تلك الوحدة هي التصميم الذي سيتكون من وحدات أخرى بداخله .. و هو ما يسمى بالـTop Module .. و قد يكون مجرد وحدة بداخل التصميم سنستخدمها كعنصر Component بداخل بعض الوحدات الأخرى .. لإنشاء وحدة جديدة .. إضغط بالزر الأيمن على إسم المشروع و إختار New Source ..

قم بإختيار VHDL Module .. أما عن بقية الأشياء هنا .. عندنا VHDL Test Bench نقوم بإسخدامها عندما نقوم بعمل محاكاة للتصميم .. و بالطبع Verilog Module و Verilog Test Fixture لنفس الغرض و لكن بلغة الـVerilog .. يمكن أيضاً تصميم وحدة من الوحدات بإستخدام الرسم Schematic .. بعض الأشياء الأخرى سنتحدث عنها لاحقاً إن شاء الله ..

سنقوم بتصميم ناخب (أو ما يسمى بالـMUX) .. و هو عبارة عن دائرة لها مدخلات متعددة و مخرج واحد .. المطلوب من الوحدة هو أن تقوم بإختيار أي المدخلات سوف يتم إختياره ليكون المخرج .. و يتم التحديد على  أساس مدخل أخر يسمى بالـSelect Line لنقوم بالإختيار على أساسه ..

و هنا نقوم بتحديد المدخلات و المخرجات لتلك الوحدة .. هنا نريد أن نقوم بإختيار ما بين input1 و input2 و input3 و input4 .. بالطبع هنا لدينا أربع إحتمالات .. و هي 00 و 01 و 10 و 11 .. أي إثنان من البتات 2bits للمدخل الذي سيقوم بالإختيار المسمى SelectLine .. و طول كل من المدخلات 16bit .. بداخل الكود يمكن أن نتعامل مع المدخل الواحد ككل .. أي نتعامل مع الـ16bits مرة واحدة فنذكر كلمة input1 هكذا .. و يمكن أن نتعامل مع bit واحد فقط فنقول

input1(4)

و قد جرت العادة على أننا نبدأ العد من الصفر و ليس من الواحد كما يحدث في اللغات البرمجية .. و لهذا السبب قمنا بتحديد طول المدخل أنه من 15 و حتى 0 .. أي 16bit .. إذا كان المدخل به أكثر من bit واحد فإنه يسمى Bus و حينها نقوم بوضع علامة على خانة Bus و نذكر الطول كما فعلنا هنا ..

بهذه الطريقة نقوم بكتابة الكود الوصفي .. نصف به سلوك الدائرة .. و هذا هو الكود الذي يصف وحدة الناخب أو الـMUX

library IEEE;

use IEEE.STD_LOGIC_1164.ALL;

entity Multiplexer is

Port ( SelectLine : in  STD_LOGIC_VECTOR (1 downto 0);

input1 : in  STD_LOGIC_VECTOR (15 downto 0);

input2 : in  STD_LOGIC_VECTOR (15 downto 0);

input3 : in  STD_LOGIC_VECTOR (15 downto 0);

input4 : in  STD_LOGIC_VECTOR (15 downto 0);

output : out  STD_LOGIC_VECTOR (15 downto 0));

end Multiplexer;

architecture Behavioral of Multiplexer is

begin

output <= input1 when SelectLine=”00″ else

input2 when SelectLine=”01″ else

input3 when SelectLine=”10″ else input4;

end Behavioral;

في البداية نقوم بذكر المكتبات التي سوف نستخدمها .. بمعنى أخر .. يوجد بتلك المكتبات وحدات جاهزة .. و البرنامج الذي سيقوم بتصميم الدائرة سيستخدم فقط الوحدات المعرفة بداخل المكتبات التي ذكرتها في الأعلى .. و سنذكر المزيد من التفاصيل حول هذا الأمر لاحقاً إن شاء الله ..

في بداية وصفنا لهذه الوحدة .. قمنا بوصف المدخلات و المخرجات .. و قبل ذلك قمنا بتعريف الوحدة التي نريدها على أنها كيان Entity لا نعرفه عنه سوى أنه مربع مصمط به مدخلات و مخرجات فقط .. نذكر كلمة entity ثم إسمها الذي أسميناه لها ثم كلمة is ..  و بين سطر  entity Multiplexer is و بين end Multiplexer ذكرنا المدخلات و المخرجات .. نكتب كلمة Port ثم بين قوسين نذكر كل المدخلات و المخرجات .. فعلى سبيل المثال المدخل الأول إسمه SelectLine .. ثم نقطتان .. ثم هل هو مدخل أم مخرج حيث نقول in أو out .. ثم هل هو مكون من bit واحد أم هو Bus به عدد من البتات bits .. فإذا كان عبارة عن Bus نقول STD_LOGIC_VECTOR ثم بين قوسين نذكر حجمه .. و إذا كان المدخل bit واحد فإننا نقول STD_LOGIC فقط .. و بين كل تعريف لكل مدخل أو مخرج نضع فاصلة منقوطة .. فهناك فاصلة منقوطة بين تعريف SelectLine و input1 .. و هناك فاصلة منقوطة بين تعريف input1 و input2 .. حتى نصل إلى تعريف input4 نضع فاصلة منقوطة بينه و بين تعريف output .. ثم نغلق القوس .. ثم نضع فاصلة منقوطة لتغلق عبارة Port .. ثم ننهي تعريف الكيان Entity بكلمة end يتبعها إسم الكيان .. ثم فاصلة منقوطة ..

هكذا نكون قد قمنا بتعريف الكيان .. نريد أن نصف التكوين الداخلي لهذا الكيان الآن .. سنقوم بإعطاء إسم لهذا التكوين الداخلي .. و قد جرى العرف على أن يتم تسمية التكوين الداخلي أو ما يعرف بالـArchitecture بإسم Behavioral .. فقمنا بتعريف التكوين فقلنا Architecture ثم إسمه و الذي إقترحنا أن يكون Behavioral .. ثم نذكر إسم الكيان الذي نريد أن يكون به هذا التكوين فنقول of ثم إسم الـEntity و الذي كان Multiplexer .. ثم is begin حتى نبدأ في وصف التكوين الداخلي .. و بعد أن ننتهي من وصفه ننهي الأمر بكلمة end ثم إسم التكوين ثم فاصلة منقوطة ..

و في أثناء وصفنا للتكوين بين begin و end كنا نريد أن نصف حال المخرج الذي أسميناه output .. فقلنا أن output بقيمة input1 إذا كان المدخل SelectLine بقيمة 00 و إذا لم يكن ذلك فسيكون output بقيمة input2 إذا كان SelectLine بقيمة 01 .. فإذا لم يكن كذلك فسيكون Output بقيمة input3 إذا كان SelectLine بقيمة 10 و إذا لم يتحقق أي شرط من الشروط السابقة فسيكون output بقيمة input4 .. هذا ما يسمى بالـWhen Statement .. قلنا بأن هذه الوحدة التي نقوم بوصفها تجعلنا نقوم بالإختيار من بين مدخلات عديدة .. و الإختيار الذي سنقوم به سيكون على حسب المدخل SelectLine .. الإختيار الذي سيقع سيخرج في المخرج output .. و في وصفنا لسلوك المخرج المدعو output ذكرنا إسمه و بعدها الرمز

<=

ثم نذكر الحالات التي سيكون عليها .. و بعد ذلك كل حالة نذكر الشرط الذي سيجعل تلك الحالة تقع .. نذكر الشرط بعد كلمة when يتعبها كلمة else يتبعها ذكر حالة أخرى مع شرط أخر .. أو إذا كانت الحالة الأخيرة ستحدث إذا لم تتحقق أي من الشروط الأخرى فإننا لا نذكر عبارة when بعدها و نقوم بوضع فاصلة منقوطة في النهاية ..

من الممكن أن تكون هذه الوحدة هي عبارة عن عنصر سنقوم بإستخدامه في وحدة أخرى .. و من الممكن أن تكون هي التصميم كله .. و في هذه الحالة تسمى الـTop Module .. و هذا البرنامج يعتبر أن أول وحدة قمنا بإنشائها هي الـTop Module .. و إذا أردت تغيير الـTop Module قد بتحديده من القائمة التي في أيسر النافذة و إضغط بالزر الأيمن و إختار Set as Top Module ..

إنظر إلى القائمة التي تحتها ..

قم بتشغيل Check Syntax حتى تتأكد من صحة الكود الوصفي الذي كتبته ..

إذا كانت الوحدة التي قمت بتحديدها في القائمة التي فوق هذه القائمة هي الوحدة الرئيسية أو الـTop Module فحينها يمكنك أن تجعل البرنامج يعرض لك الرسم التوضيحي Schematic للتصميم أو للدائرة ككل .. و الرسم التوضيحي هذا له نوعين .. النوع الأول هو رسم الغرض منه أن تفهم التصميم .. لذا فهو رسم مقروء واضح لكل من يراه .. فعلى سبيل المثال إذا كان هناك مدخل به أكثر من bit واحد .. أو ما يسمى بالـBus فإنه سيرسمه على أنه مدخل واحد و ربما يكتب تحته عدد الـbits لهذا المدخل .. لن تجده مثلاً يقوم برسمه 16 مرة .. و النوع الأخر هو رسم للدائرة بكل تفاصيلها .. ليس الغرض منه أن تفهم .. إنما الغرض منه أن يعطيك الدائرة بما فيها من تفاصيل لكي تقوم بتصنيعها أو توصيلها بنفسك أو أي شئ من هذا .. و يدعم هذا البرنامج هذين النوعين من الرسوم .. إذا ضغطت على View RTL Schematic فإنه سيظهر لك النوع الأول .. و إذا ضغطت على View Technology Schematic فسيظر لك النوع الثاني ..

هنا سنقوم بعرض الرسم التوضيحي للتصميم .. في القائمة اليسرى ستجد التصميم بكل طبقاته .. ستجد في الأعلى التصميم كله كوحدة واحدة .. يندرج منه العديد من الوحدات بداخل تلك الوحدة .. و إذا قمت بفتح أي من الوحدات ستجد بداخلها وحدات أخرى تندرج منها .. و أنت ربما لا تريد أن تظهر كل الطبقات .. تريد أن تظهر التصميم على أنه وحدة واحدة .. أو تريد أن تظهر تفاصيل بعض الوحدات و تتجاهل تفاصيل وحدات أخرى .. و لهذا السبب ستقوم بتحديد ماذا تريد أن تراه .. قم بتحديده في القائمة اليسرى ثم إضغط Add ثم Create Schematic ..

و هنا قمنا بإظهار الرسم التوضيحي .. نلاحظ هنا أن البرنامج إستنتج من خلال الكود أننا كنا نريد أن نضع ناخب (MUX) .. فقام برسمه في التصميم بالرمز المعروف له .. و هذا أمر سنعتاد عليه .. أحياناً سنجده يستنتج بنفسه أننا كنا نقصد عمل دائرة جمع Adder أو طرح Subtracter أو ضرب Multiplier أو كنا نريد أن نضع ذاكرة Ram .. فكلما إستنتج وجود شئٍ ما سيقوم بوضعه في الرسم بالرمز المعروف له .. و إذا لم يستنتج أننا نقصد شئ معروف فسيقوم بوضعه كمربع مليء بالبوابات المنطقية ..

و هكذا نكون قد إنتهينا من وصف هذه الدائرة .. و لندع المحاكاة و برمجة رقاقات الـFPGA للمرة القادمة ..

و إذا دققت النظر في معظم الأشياء – إن لم يكن كلها – ستجد أن هذه القاعدة تنطبق عليها .. فعلى سبيل المثال .. الموظف الذي يقوم بإدارة قواعد البيانات .. كان يحتفظ بالعديد من الدفاتر و الأوراق و يقوم بالبحث فيها و ترتيبها .. عندما زاد الأمر عن حده و وجدنا أننا بحاجة إلى العديد من الموظفين .. و لهذا الأمر تم عمل برامج إدارة قواعد البيانات و خوارزميات البحث Searching Algorithms إلى غير ذلك .. فليس الجديد أن توجد قواعد بيانات و إنما الجديد هو من الذي سيقوم بها .. هل الإنسان أم الآلة ..  فالإنسان دائماً ما يمل من تكرار العمليات الروتينية التي لا تفكير فيها ولا إبداع و يميل أكثر إلى إعمال عقله و ليس إلى تعطيله .. و البحث وسط الأوراق عملية تعطل العقل و تجعل الإنسان مجرد آلة تعمل .. فلماذا لا نجعل الآلة تعمل هذا العمل من البداية .. و يدخل في هذا الأمر العديد من الأشياء مثل الروبوتات Robotics و الذكاء الإصطناعي Artificial Intelligence و الشبكات Networking و الإتصالات و غير ذلك ..

و لم يقتصر الأمر على تسهيل حياة المستخدم النهائي End User فحسب .. بل تعدى الأمر إلى المصممين أيضاً .. فبعض التصميمات تحتاج إلى العديد من المعادلات الرياضية المعقدة مما يجعلنا نحتاج إلى عمل بعض البرامج التي تقوم بحل المعادلات الرياضية و تحليلها .. فالمصمم هو الأخر يريد أن يستغل وقته في الإبداع و إستخراج أفضل الأفكار و ليس في حل معادلات رياضية روتينية تقليدية تحتاج إلى الوقت أكثر من إحتياجها إلى العقل .. و يدخل في هذا الأمر برامج تصميم الدوائر الإلكترونية و الكهربائية و برامج المحاكاة للأنظمة الكهربائية و الميكانيكية و أنظمة التحكم الآلي إلى غير ذلك ..

ولا شك بأن مجال التصميم الرقمي Digital Design هو أحوج المجالات إلى إستخدام التصميم الآلي أو ما يعرف بإسم Design Automation .. فكما يعلم من درس تصميم الدوائر الرقمية Digital Design أننا نستخدم ما يسمى بالبوابات المنطقية Logic Gates و نقوم بكتابة كل المخرجات outputs المتوقعة التي يمكن أن ستخرجها الدائرة الرقمية و كل المدخلات inputs المتوقع أن تدخل إلى الدائرة و نقوم بالربط بينهما في جدول يعرف بإسم Truth Table .. و بناءاً على هذا الجدول نقوم بتصميم الدائرة المنطقية التي نريد .. و المثال الآتي يوضح تلك الطريقة (أو يراجع عليها حتى يتذكرها من يعرفها في الأصل) ..

تخيل أننا نريد أن نصمم دائرة رقمية .. لها أربعة مدخلات و مخرج واحد .. الهدف منها هو أننا نريد أن نختار أي المدخلات سوف تعبر نحو المخرجات .. و يتم تحديد المدخل الذي سوف يعبر عن طريق مدخل أخر .. و هذه الدائرة تسمى “الناخب” أو ما يعرف بالـMUX .. له العديد و العديد من الإستخدامات .. بل هو أكثر الدوائر إستخداماً في الحواسيب .. فيوجد منها في الذاكرة RAM حيث يدخل إليه كل البيانات المخزنة فيها و يتم إختيار الجزء أو البايت الذي نريد قرائته أو إستخدامه فقط .. أو أحياناً ستجد بأن هناك العديد من الوحدات بداخل الحاسب الآلي تريد أن تدخل بعض البيانات إلى المعالج Processor .. ففي هذه الحالة ستكون تلك الدائرة موجودة بالخارج ليقوم المعالج بإختيار الوحدة التي يريد أن يستقبل منها البيانات التي تريد أن ترسلها .. المهم أن لها إستخدامات عديدة جداً .. و الآن نريد أن نقوم بتصميم تلك الدائرة .. و حسب الطريقة التقليدية في التصميم سنقوم بعمل جدول به  كل الإحتمالات المتوقعة للمدخلات و المخرجات .. و تلك الدائرة لها مخرج واحد و أربع مدخلات (قد يكون لها اي عدد من المدخلات بالطبع) و يوجد لها مدخل أخر يحدد أي المدخلات سوف يتم إختياره ليعبر نحو المخرج .. و الصورة التي بالأسفل بها هذا الجدول و تلك الدائرة التي إستنتجناها بناءاً على الجدول .. و سوف نقوم بتسمية المدخلات I0 و I1 و I2 و I3 .. و المدخلات التي سيتم إختيار المخرج عن طريقها  S0 و S1 .. و المخرج سوف نسميه F ..

و بعد أن قمنا بعمل مثل هذا الجدول (و الذي يحتوي على 64 إحتمال) قمنا بإستنتاج الدائرة بناءاً على الجدول .. و كما يعلم من لديه فكرة عن التصميم الرقمي بهذه الطريقة سيجد بأن من قام بالإبداع و الإختراع هو من أتى بفكرة دائرة الناخب Mux و ليس من قام بتصميمها .. بمعنى أخر .. الذي جائت له فكرة أن يقوم بعمل دائرة تختار أي المدخلات سوف تعبر إلى المخرجات و إخترع لها تطبيقات هو بالفعل الذي إخترع .. و أما من قام برصد كل الحالات المتوقعة في جدول و قام بإستنتاج الدائرة من الجدول فلم يخترع شيئاً و إنما قام بعمل روتيني مكرر فضلاً عن الوقت الذي قد يضيعه وهو يقوم بمثل هذا ..

و بما أننا دائماً نريد أن نجعل الآلة هي التي تقوم بعمل العمليات الروتينية لنجعل الإنسان يركز أكثر على الإبداع و التفكير .. فقد خرجت بعض البرامج التي تقوم بتصميم الدوائر الرقمية .. فقط صف لها ماذا سوف تفعل الدائرة و سيقوم البرنامج بإستنتاج كل شئ و تصميم الدائرة لك .. و هنا يأتي السؤال الذي سيطرح نفسه .. و هو كيف سنقوم بوصف الدائرة للبرنامج حتى يقوم بتصميمها ؟؟ هل سنقوم بوضع الجدول الذي يحتوي على كل الإحتمالات و يقوم هو بإستنتاج الدائرة ؟؟ إن وضع الجدول بحد ذاته هو أمر يطول .. ستجد أنك سوف تحتاج إلى عدد من المعطيات يزيد كلما زادت عدد المدخلات .. فستجد أن معطيات الجدول تساوي 2^(عدد المدخلات) مضروباً في عدد المخرجات .. إذ أن كل مخرج من المخرجات له دائرته الخاصة به .. و الدائرة السابقة كان بها عدد 6 من المدخلات .. 4 منهم للبيانات التي تريد أن تعبر و 2 منهم يحددان أي مدخل من المدخلات سوف يعبر .. أي أننا نحتاج إلى 64 حالة من الحالات سوف نضعها في الجدول .. و عدد المخرجات هو 1 و لهذا فالأمر بسيط .. و لكن ماذا يحدث إذا كنت تريد أن تقوم بتصميم معالج يعمل على 32bits ؟؟ هل ستقوم بعمل جدول به 2^32 من الحالات و الذي يعادل 4294967296 حالة ؟؟ هذا فضلاً عن عدد المخرجات التي سوف يخرجها هذا المعالج فضلاً عن المدخلات و المخرجات التي تأتي من المسجلات Registers و التي سوف تكتشف بعد ذلك أنها ستتسبب في نوعين من الجداول .. الأول يسمى جدول الإنتقال Transition Truth Table و الأخر جدول التنفيذ Excitation Table .. و لهذا السبب لن يكون الحل هو أن نعطي البرنامج الذي سيقوم بالتصميم جدول الإحتمالات و يقول هو بتصميم الدائرة ..

إذا كانت لديك فكرة تريد أ ن تنفذها كهاردوير Hardware و تريد أن تخبر المصمم (الذي سيقوم بعمل الجدول) عن فكرتك ليبدأ في التصميم .. ماذا ستقول له ؟؟ بالطبع سوف تصف له سلوك و تصرف الدائرة أو قد ترسم له بعض الرسومات التوضيحية مثل الرسم الإنسيابي Flow Chart بالإضافة إلى بعض التعليقات الكلامية حتى يتضح له ماذا سيفعل .. بالضبط هذا ما سوف تقوم به عندما تتحدث مع البرنامج الذي سيقوم بالتصميم عن تصميمك .. و بالطبع لن تقوم بكتابة بعض الكلمات الإنجليزية !! فبما أنك ستتعامل مع ألة فلا شك أن هذا الوصف الذي سوف تصفه للدائرة أو للتصميم الذي تريد سيكون محكوماً ببعض القواعد و القوانين مثل التي في لغات البرمجة و التي تعرف بالـSyntax و الـSemantics .. و هذا هو مفهوم اللغات الوصفية اللهاردوير Hardware Description Language ..

مفهوم اللغات الوصفية Description Languages يختلف إختلافاً كبيراً عن اللغات البرمجية Programming Languages .. فاللغات الوصفية تخاطب فيها برنامجاً من البرامج سيقوم بفهم ما قلته له و سيقوم بعمل دائرة رقمية بناءاً على وصفك الذي وصفت .. أما اللغات البرمجية فأنت تخاطب فيها المعالج Processor و تذكر له فيها التعليمات التي سوف يقوم بتنفيذها و هو يقوم بتنفيذها عميانياً بغير تفكير منه .. و المنتج الذي تنتظره من اللغة الوصفية هو دائرة رقمية .. أما المنتج الذي تنتظره من لغة برمجية هو تعليمات instructions موجهة إلى المعالج ليقوم بتنفيذها ..

و بما أن تصميم الدائرة سيكون في يد البرنامج و ليس في يد إنسان .. فلا شك أنه يمكننا الإستفادة منه بقدر الإمكان .. فيمكنه أن يقوم بإختصار التصميم Design Optimization .. و يمكنه أن يقوم بحساب مساحة التصميم و الوقت الذي تحتاجه الدائرة لكي تخرج المخرجات بشكل صحيح Time Response .. كما يمكنها أن تقوم بعمل محاكاة للدائرة لكي ترى المخرجات المتوقعة بنفسك لترى هل ستعمل الدائرة بالشكل المطلوب أم لا .. و العديد و العديد من الأشياء التي سوف نعرفها في الدروس القادمة إن شاء الله ..

و إختبار التصميم باب واسع من العلم .. فنحن لا نريد أن نقوم بعمل تصميم أو دائرة تكاملية Integrated Circuit و بعد أن نقوم بتصنيعها نكتشف أنها لا تعمل أو أننا قد أخطئنا في التصميم .. فلا بد من إختبارها أولاً .. و أول مرحلة في الإختبار هي مرحلة المحاكاة Simulation و في هذه المرحلة يقوم البرنامج الذي معه التصميم بمحاكاته بحيث يخبرنا بالمخرجات التي سوف تخرج من التصميم إذا تم تشغيله بالفعل .. بالطبع بناءاً على المعادلات التي إستنتجها بعد أن إنتهى من التصميم .. و لكن هذه المرحلة ليست كافية .. نحتاج إلى إختبار التصميم بالفعل كدائرة كهربائية و ليس كبيانات تخرج على شاشة الحاسوب .. و في هذه الحالة نستخدم الرقاقات القابلة للبرمجة Programmable Chips .. و هي ليست سوى دوائر تكاملية Integrated Circuits نقوم ببرمجتها بطريقة أو بأخرى فتصبح هذه الدائرة هي التصميم الذي نريده .. فتتصرف كما سيتصرف التصميم الذي قمنا بعمله و كأنها تقلد الدائرة .. و بهذه الطريقة سنختبر التصميم بالفعل كإشارات إلكترونية Electronic Signals حقيقية و ليس كبيانات مبنية على الحسابات فقط .. و لكن بالطبع برمجة تلك الرقاقات ليست هي الهدف .. و غالباً ما تستخدم للإختبار .. و بعد أن نقوم بعمل الإختبار و نتأكد بالفعل أن هذا التصميم سيعمل نقوم بعد ذلك بتصنيعه ..

يوجد العديد من اللغات الوصفية .. و في ما يلي من دروس إن شاء الله سنتعرض للغة الـVHDL .. سنبدأ بوضع أمثلة بسيطة و شرحها عما قريب إن شاء الله ..

على أي الأحوال كل هذا لا يهم الآن .. المهم أن شركة كانونيكال (و قلتدها بعض الشركات الآخرى) قامت بإصدار الإصدار العاشر فاصل العاشر من توزيعتها المعروفة أوبونتو لينوكس Ubuntu Linux 10.10 .. في العادة تقوم شركة كانونيكال Canonical بإصدار تلك التوزيعة Distribution كل ستة أشهر .. و جرى العرف على مر السنين أن يكون الإصدار في الشهر الرابع و يليه الإصدار الآخر في الشهر العاشر ثم الرابع و هكذا .. و كانت الإصدارات تخرج إلى النور في أخر خميس من الشهر .. غير أن في هذه المرة قاموا بإصداره في اليوم العاشر من الشهر حتى يتوافق رقم الإصدار 10.10 مع التاريخ 10.10.10 .. لا أدري كم كانت الساعة حينها إلا أنها بالقرب من العاشرة بتوقيت جرنيتش فربما كان في الساعة العاشرة بعد الثانية العاشرة من الدقيقة العاشرة و ربما كان بعد عشرة علامات من العلامة العشرية للثانية العاشرة على حسب ما يسعه عدد البتات Bits التي تمثل الرقم الكسري floating point .. دعونا من كل ذلك .. المهم أن الإصدار قد خرج ..

و هذا هو رابط التحميل

http://www.ubuntu.com/desktop/get-ubuntu/download

سأعود إليكم بعد تجربتها و جاري التحميل الآن !!

لكن سبحان مغير الأحوال .. متفهمش إية إللي حصل .. فجأة إقتحمت السياسة أحاديث شباب مصر .. كل طبقات الشباب بما فيهم بتوع الحشيش .. معرفش ممكن يكون إية السبب إللي خلى الشباب بتوع دلوقتي يهتم بالسياسة و يتابع الأحداث كويس أكتر من الشباب بتوع من خمس أو عشر سنين فاتوا ..

يا ترى في حريات زيادة الشعب أخدها ؟؟ يا ترى بعض الأحداث و المواقف إضطرت الناس إنها تهتم بالسياسة ؟؟ يا ترى إلإنترنت و الفيس بوك بالأخص حرك الدنيا شوية ؟؟

ما علينا .. مش موضوعنا دلوقتي .. المهم ..

حالياً .. التركيز اليومين دول على حاجة بيسموها التغيير .. إية التغيير ؟؟ قالك عاوزين نغير بعض القوانين و السياسات إللي في البلد .. بما إنهم شايفين إن بعض القوانين و السياسات الحالية هي السبب في كل المشاكل .. و حاطين أملهم على إن الوصول لحاجة زي كدة هي عن طريق تغيير الحكومة و تغيير المسؤولين .. و بدأ يظهر بعض الأبطال و الزعماء الشعبيين يلتف حولهم الجمهور .. زي الدكتور محمد مصطفى البرادعي الرئيس السابق للوكالة الدولية للطاقة الذرية .. زي السيد عمرو موسى أمين عام جامعة الدول العربية .. زي أيمن نور و نعمان جمعة في الإنتخابات إللي فاتت .. و إن كان أيمن نور مازال له شعبية حتى هذه اللحظة .. زعماء شعبيين كتير بقى .. ممكن أعدلك أساميهم من هنا للصبح ..

إللي عاوز  أقوله للشعب المصري (طيب القلب) .. للشعب المصري (المكافح) .. للشعب المصري (المخلص) .. بقولهم بلاش تغيير .. حتزعلوا و حتندموا .. التغيير حيجبلكم وجع دماغ و مش حيوصلكم للي إنتم عاوزينه ..

و طبعاً أنا مش بطعن في حد أو بجرح في حد .. لا حقول إن البرادعي وحش أو حلو .. ولا حقول عمرو موسى وحش ولا حلو .. ولا حتى بقول إن جمال مبارك وحش .. مش جاي أتكلم مين وحش و مين حلو دلوقتي .. و عشان تعرف قصدي .. تعالى نتخيل إية إللي حيحصل لو إفترضنا إننا وصلنا للتغيير المنشود ..

1- لو كنت موظف .. خلاص معادش ينفع يبقى في حاجة إسمها إنك تغيب أو تتأخر أو تمشي بدري من الشغل أو تبقى قاعد على مكتبك مش بتعمل حاجة و بتضيع وقتك .. خلاص إنتهينا .. وقت الشغل شغل مفيش هزار .. طبعاً ممكن تصبر على الوضع دة فترة .. بس مش حتستحمل بعد كدة .. و طبعاً الكلام دة مش بجيبه من عندي ولا من تأليفي .. إلا أني بشوف ساعات الناس بتشتكي لما المدير بتاعهم يبقى صارم و عاوز الناس تشتغل صح .. بتحصل و بتحصل كتير كمان ..

2- لو كنت طالب .. تعالى بقى يا حبيبي .. الشغل بتاع زمان دة مفيش منه تاني خلاص .. ما هو تغيير بقى !! .. مفيش حاجة إسمها أصل أنا عاوز أتخرج فلازم الدكتور ينجحني السنة دي عشان مشيلش المادة تاني .. ما هي الحاجات دي هي إللي وديتنا في داهية .. تلاقي خريجين كتير بس أي كلام و ميعرفوش أي حاجة و قاعدين يضيعوا وقت .. و تلاقي مفيش لا إتقان ولا أمانة في الشغل .. ما هما متعلموش كويس من الأول .. فلو سمحت إذا كنت عاوز تغيير و عاوز البلد تبقى أحسن يبقى إستحمل بقى .. مفيش حاجة إسمها الدرس دة يتلغى عشان صعب و إحنا مكسلين نذاكره .. مفيش حاجة إسمها إنك تبقى داخل الإمتحان حافظ المسائل و عاجبك الوضع دة و فرحان بيه .. أو زي الجماعة إللي بيهربوا من دكتور معين و ياخدوا مع واحد تاني .. (دة في الجامعات إللي ماشية بنظام الساعات)  .. قالك أصل الدكتور دة حيبهدلنا و إمتحاناته فيها أفكار و الأسئلة صعبة فبلاش تاخد معاه .. دة بيحصل حالياً و بنشوفه كتير جداً .. فضلاً عن الدكتور الغلس بقى إللي بيخلي الطلبة يعملوا مشاريع .. و طبعاً لو طلع قانون يلزم أعضاء هيئة التدريس بإنهم يبقى كويسين حتقوم الدنيا و لن تقعد .. و أهو دة أخرة التغيير .. و خدوا بالكم برضو إن مش حيبقى في وسايط ولا أي حاجة من دي عشان نبقى صرحاء مع بعض ..

3- لو إنت بقى دكتور في جامعة أو معيد .. القانون دة بقى حيغلس عليك .. أنا عارف إن بقالك مش عارف كام سنة المادة بتدرسها كدة و متعود عليها و متعود على إمتحاناتها و أهو روتين بتأديه و خلاص .. حتبقى ملزم (عشان تحافظ على وظيفتك) إنك تجاوب على أسئلة الطلاب و إنك تساعدهم و تعلمهم و تفهمهم حتى لو حاجات من برة المنهج و يا ويلك لو كنت ناسي معلومات قديمة بما إنك متعود على روتين معين .. و حتبقى ملزم بإنك تخليهم يعملوا أبحاث و مشاريع  و تتابعها معاهم و طبعاً مع التجديد عشان الطلبة متلجأش إنهم ياخدوا الحاجات بتاعت الطلبة بتوع السنين إللي فاتت .. و طبعاً الإمتحانات لازم تجدد و تحط إمتحانات جديدة فيها أفكار .. الموضوع حياخد منك وقت و جهد .. بس عشان تبقى واخد بالك إية أخرة التغيير  إللي بندور عليه ..

و طبعاً في مبدأ إحنا ماشيين عليه حيتلغى تماماً من القاموس بتاعنا .. مفيش حاجة إسمها إن واحد لا يستحق شئ معين تقوم تديهوله رغم إنه لا يستحقه لمجرد إنه صعبان عليك لظروف معينة .. يعني مثلاً لو في مدرس في مدرسة مستواه ضعيف و لا يصلح للتدريس .. و إنت قررت إنك تعفيه من منصبة (يعني تكرشه بس بلفظ متحضر شوية) متقوليش “حرام أصله عنده عيال و عنده بيت و الراجل ياكل منين” .. مفيش مجاملة في الحاجات دي !! .. و برضو الكلام ينطبق على الموظفين و كل الناس إللي واخدة أي وظيفة .. طالما هو مستواه أقل من وظيفته و لو إستمر حيفسد مش حيصلح يبقى ميصعبش عليك بقى .. لو عنده عيال فهو  إللي ضيع عياله بإنه أهمل مستواه و أخد وظيفة لا يستحقها .. و ينطبق الكلام على الطالب إللي نجح عشان يا عيني الواد عاوز يتخرج .. سواء نجح بالكوسة أو نجح عن طريق إن الدكتور سهل الإمتحانات و شال نص المنهج و لغى المشاريع عشان سعادته ينجح .. و بتحصل و كتير كمان بل إنها ظاهرة متفشية مش مجرد حالات نادرة ..

ها يا شباب ؟؟ مستعدين للتغيير ؟؟ يا طلاب الجامعات .. لسة عاوزين تغيير مع إنه ممكن ييجي على دماغكم زي ما إنتوا شايفين ؟؟ يا موظفين .. لسة عاوزين تغيير ؟؟ يا طبقات الشعب المصري المختلفة .. لسة عاوزين تغيير ؟؟ أنا قلت إللي عندي و حذرت عشان محدش ييجي يشتكي بعد كدة ..

طبعاً حيطلع واحد يقول في نفسه “إزاي الكلام دة ؟؟ مين قالك إن الناس مش حيعجبها ؟؟ .. الناس لو لقت حد مهتم بالإصلاح حتمشي صح” .. أحب أقول إذا كان الناس عاوزين تغيير و إصلاح بجد .. يورونا نفسهم من دلوقتي .. أشوف الطالب مهتم بإنه يتعلم و بإنه يبحث و يدور حتى لو محدش طلب منه .. أشوف الموظفين مش بيكسلوا و مهتمين بشغلهم و مش مقصرين في أي حاجة و مش بيضيعوا وقتهم .. أشوف دكاترة و معيدين ماشيين صح مفيش لا حفظ ولا إمتحان السنة إللي فاتت ييجي زي ما هو عشان مكسل يحط إمتحان جديد و مكسل يدرس مادة على بعضها فيشيل منها حاجات .. أشوف ناس عاوز تبقى متحضرة فعلاً مش ناس بتكسل في كل حاجة و ما بتصدق تلاقي أجازة عشان تنام في البيت .. أشوف ناس ماشية صح و بتحاول تصلح بقدر الإمكان .. عاوزين شغل بجد .. مش عاوزين حد يعطلنا عن الإتقان و يعطلنا عن التعليم الصح زي ما بنشوف كل يوم للأسف .. أشوف ناس معندهاش مبدأ إن يصعب عليك حد عشان عنده عيال .. ما إحنا قلنا هو إللي ضيع نفسه و عياله بإهماله .. بإختصار .. عاوزين نشوف ناس مستعدة للتغيير بجد .. لو مشفوتش كدة يبقى فعلاً .. صدقت لما قلت .. إن الـ80 مليون مصري ضد التغيير ..

1) في البداية أفترض أنك قد قرأت مقالة طبقات الهندسة أو على علم بهذا المفهوم.

2) عندما تقوم بتصميم أي شئ عليك أن تحدد في أي طبقة أنت تعمل. و لهذا يجب عليك أن تكون على علم بهذه الطبقة و ما فيها. و عليك أن تعرف ما هي الطبقة التي فوقك و هي بالنسبة لك طبقة المستخدمين الذين سيستفيدون من تصميمك. و لهذا يجب أيضاً أن تكون على علم بتلك الطبقة. و ليس شرطاً أن يكون تصميمك مقدماً إلى المستخدم النهائي End User. و إنما قد يكون تصميمك سيستفيد منه مصممين آخرين. فعلى سبيل المثال قد تكون أنت من يقوم بتصميم المعالجات الدقيقة Microprocessors. فالمستخدم بالنسبة لك في هذه الحالة هو من سيقوم بكتابة نظام تشغيل بإستخدام لغة التجميع أسمبلي Assembly Language. كما يجب عليك أن تكون على علم بالطبقة التي تحتك و التي سوف تستخدم منتجاتها و التي أنت المستخدم بالنسبة لها. و في مثال المعالجات الدقيقة فإن تلك الطبقة هي من يقوم بتصميم البوابات المنطقية Logic Gates و بعض الدوائر التماثلية Analog مثل الساعة Clock و غيرها. و بناءاً على هذا الكلام فإنك لكي تعمل بشكل جيد يجب عليك أن تكون على علم بثلاث طبقات على الأقل.

3) يختلف ترتيب الطبقات تاريخياً عن ترتيبها من ناحية التصميم. بعبارة آخرىعندما تقوم بعمل تصميم كبير فإنك تفكر أولاً في ما يحتاجه المستخدم النهائي. ثم تفكر في الطبقة التي تحتها و تنزل بمستوى التفاصيل Level Of Details إلى مستوى أعمق قليلاً لتدخل في الطبقة التي تحتها حتى تصل إلى الطبقة التي سوف تكون أنت المستخدم لها و ليس المصمم لها (راجع  Object Oriented Engineering). فالحاصل أنك تفكر في الطبقة العليا كيف ستكون ثم تفكر في الطبقة التي تليها ماذا ستفعل فيها لكي تنفذ ما قمت بتصوره في الطبقة التي فوقها. أما بالنسبة للترتيب التاريخي للطبقات فهناك طبقتان أساسيتان وجدتا منذ فجر التاريخ. فالأولى هي طبقة المستخدم النهائي و الثانية هي طبقة المادة و التي يوجد بها أدق أدق التفاصيل و يعتمد فهمها و الدخول فيها على القوانين الفيزيائية و الظواهر الطبيعية. فعلى سبيل المثال إذا تحدثت عن مروحة قديمة فلن نجد فيها سوى طبقتان. الأولى هي طبقة المستخدم النهائي الذي يفتح و يغلق المروحة. و الثانية هي الطبقة الفيزيائية أو طبقة المادة. لن تجد فيها سوى بعض الملفات Coils و التي يقوم مجالها المغناطيسي بتدوير المروحة عندما يمر تيار كهربائي في الملفات. فمصمم المروحة في هذا الزمان يجب أن يكون على علم بقوانين المغناطيسية. إذا جئنا لنتحدث عن رجل آلي Robot فسنجد به العديد من الطبقات. فهناك طبقة المستخدم النهائي. و هناك طبقة ليست سوى تصميم مجرد أو رسم تخطيطي يوجد به بعض الوحدات تسمى بالمحركات Motors يربطها وحدة خالية من التفاصيل إسمها دائرة التحكم و بجانبها وحدة خالية من التفاصيل أيضاً تأخد المدخلات inputs. إذا إخترت أن تتعمق في طبقة المحركات عندها ستجد ما يتعلق بالمغناطيسية و قوانينها الفيزيائية. أما مصمم الروبوت فلم يكن يهمه تلك القوانين الفيزيائية و المغناطيسية إذ أنه تعامل مع المحرك على أنه شئ له عزم و له تيار يأخذه يقابل هذا العزم و له طاقة يستهلكها إلى غير ذلك من الأشياء التي تهم مستخدم المحرك. بالنسبة للمروحة القديمة فلم تكن التفاصيل الموجودة فيها كثيرة لدرجة إحتياجهم إلى عمل طبقة للمحرك و طبقة للقوانين الفيزيائية و طبقة للمستخدم النهائي. و تاريخياً كلما زادت التفاصيل إحتاج الناس إلى عمل طبقة جديدة تخفف من تعقيد النظام.

4) بما أن تاريخياً لم يكن هناك سوى الطبقة الفيزيائية Physical Layer في كل شئ و بما أن تاريخياً تدرجت التصاميم و الإختراعات من البسيط إلى المعقد فإن الدارسين لتلك التصاميم في الجامعات يبدأون بالطبقة الفيزيائية أو طبقة الدوائر الإلكترونية.

5) ليس معنى كون أكثر الخريجين يعملون في الطبقات العالية المستوى High Level مثل قواعد البيانات و تصميم مواقع الإنترنت و إدارة الشبكات و التحكم في المصانع و غيرها أن الطبقات المنخفضة المستوى لا يعمل بها أحد. أو كما يعتقد البعض بأن ما درسوه في الطبقات المنخفضة مجرد أساسيات وضعت منذ زمن بعيد و لم نعد بحاجة إلى تذكرها. الأمر ليس كذلك على الإطلاق. فليس هناك معلومة واحدة تعد من الأساسيات التي لا حاجة لنا بها. بما في ذلك أعقد القوانين الفيزيائية و الرياضية. و الحقيقة هي أن كل الطبقات مازالت تطور و مازال هناك من يعمل فيها. فهناك من يتعامل مع أشباه الموصلات في عمله. و هناك من يتعامل مع البوابات المنطقية في عمله. و هناك من يتعامل مع لغة التجميع Assembly في عمله و هناك من يتعامل مع المكبرات Amplifiers في عمله. فكل الطبقات و كل العلوم و كل شئ مازال هناك من يعمل فيه. فليس كل الناس يعملون في قواعد البيانات. الفارق الوحيد فقط هو أن عدد الذين يعملون في الطبقات العالية  أكثر بكثير من عدد الذين يعملون في الطبقات المنخفضة المستوى.

6) في الطبقات المنخفضة سنجد بأنها تتميز بالكثرة في الكم. فعلى سبيل المثال, الذين يقومون بتصنيع أشباه الموصلات و تصنيع الترانزيستور Transistor يقومون بالإنتاج بأعداد و كميات ضخمة تصل إلى ملايين المليارات. فكل سكان العالم يحتاجون إلى الترانزيستور و كل المهندسين في العالم و كل التخصصات و كل التصميمات تحتاج إليه. فلابد من إنتاجه بشكل كبير. و لكن هل يحتاج العالم إلى باحثين كثيرين في هذا المجال ؟؟ إن أنواع الترانزيستور و كل المكونات الإلكترونية محدودة و معدودة. نعم يقومون بتطويرها و تحسين أدائها بلا شك. فلم يخترعوه و يتركوه بزعم أن هذا من الأساسيات التي لسنا بحاجة إليها. بل مازالت هناك العديد من التطورات عليه و على كفائته و حجمه و الطاقة التي يستهلكها. إذا صعدنا إلى الأعلى قليلاً سنجد بأن هناك من يقوم بتصميم المعالجات الدقيقة Microprocessors. يوجد بالطبع العديد من الإصدارات للمعالجات الدقيقة تتباين في الكفاءة و السرعة و الحجم و الطاقة و غير ذلك لتتناسب مع جميع الأغراض. و لهذا بالطبع نحتاج إلى عدد أكبر يعمل في هذا المجال لأن الكثرة في الكيف ظهرت في هذه الطبقة إلا أن الكثرة في الكم قد إنخفضت. فليست كل التطبيقات تحتاج إلى المعالجات الدقيقة. و لنصعد إلى الأعلى قليلاً. و تأمل مطوري أنظمة التشغيل. ستجد بأن جميعهم يستخدمون نفس المعالجات إلا أن الأنظمة أكثر من المعالجات. و لهذا مطوري أنظمة التشغيل أكثر من مطوري المعالجات. و سنجد الإختلافات بين أنظمة التشغيل التي تعمل نفس المعالج. و لهذا سنجد بأن المعالجات أكثر في الكمية و أقل في الكيفية. و حين ننتهي إلى طبقة المستخدم النهائي سنجد بأن أنواع و إصدارات الهواتف المحمولة مثلاً كبيرة جداً .. إلا أن كل شركة تبيع لعدد محدود من الزبائن و ليس لكل البشر.

7) تتميز بعض الطبقات بشئ إسمه النموذج المثالي Ideal Model و هي أن يقوم المصمم بإفتراض أنه يتعامل مع أشياء مثالية لا عيب ولا خطأ فيها و تؤدي الغرض على أكمل وجه حيث يتجاهل الواقع و المكونات العملية و يركز على أفضل حالة يتخيلها للشئ الذي سيستخدمه. و لماذا يقوم بإبعاد نفسه عن الواقع ؟؟ هذا ليس إبعاداً لنفسه عن الواقع بل هذا توضيح للهدف الذي يريد أن يصل إليه. فلو شائت الأقدار أن يصل إلى هذا الهدف فهذا ممتاز. و إن إقترب منه فهذا جيد. فعلى سبيل المثال يقوم مصممي الدوائر الإلكترونية بإفتراض أن مكبر العمليات Operational Amplifier الذي يضعونه في الدائرة هو مكبر مثالي. فيتيخلون أفضل حاله له علماً بأنهم يعلمون أنها مستحيلة عملياً. فيقولون بأن التيار الداخل إليه يساوي صفر. و هذا مستحيل جملةً و تفصيلاً إذ أن الشئ الوحيد المحسوس الملموس فيزيائياً في الدوائر الكهربائية هو التيار الكهربائي. إذاً كيف يكون التيار الداخل إلى المكبر OpAmp يساوي صفراً ؟؟ نعم .. نحن نعلم أنه ليس بصفر و لكني سأقول في التصميم الذي صممته أن التيار يساوي صفر. فإذا جاء أحد مصممي هذا الOp Amp و قال لي بأني قد توصلت إلى جعل التيار بالميكروأمبير Micro Ampere فهذا جيد و سنقول أنه إقترب من النموذج المثالي. ثم جاء مصمم آخر و جعل قيمة التيار تقاس بالنانوأمبير nano Ampere فهذا أفضل و أفضل و قد إقترب أكثر من النموذج المثالي. بهذه الطريقة بعد أن تقوم بالتصميم و أنت جالس في بيتك ستجد بأن تصميمك يتحسن مع الزمن إذ أنك قد وضعت نماذجاً مثالية في تصميمك و مصممي الطبقات التي تحتك يحاولون جاهدين أن يقتربوا من المثالية التي تريدها. و تخيل لو أنك لم تذكر أي نماذج مثالية في تصميمك و ذكرت بأن التيار الداخل إلى المكبر أقصاه 2 ميكروأمبير. ليس لأي مبرر علمي و إنما لأن أقصى تكنولوجيا توصلت إليها هي أن تجعله بهذه القيمة. في هذه الحالة مهما حدث فلن يستطيع من بعدك أن يطور على تصميمك إذ أنه لا يدري هل كنت تريد أن يكون التيار بهذه القيمة فعلاً أم أردت قيمة أصغر. و في هذه الحالة لن يستطيع أحد غيرك أن يطور على تصميمك مما يفقده قيمته العلمية.

و ينطبق على النماذج المثالية العديد من الأشياء. فعلى سبيل المثال نقول بأن المحول (الترانسفورمر) Transformer المثالي ليس به تيارات داخلية ولا طاقات مفقودة. بينما عملياً يستحيل ذلك إلا أنني أريد أن يقترب المصممون من الشئ الذي إفترضته. كما يوجد ما يسمى بالقفل Switch المثالي و هو عبارة عن قفل عادي له طرفين إما أن يكونوا موصلين ببعضهما البعض أو أن يكونوا معزولين على حسب الذي يقوله الطرف الثالث. و صفات هذا القفل أو المفتاح هو أنه عندما يكون الطرفين موصلان On or Saturated فإن فرق الجهد بينهما صفر. و عندما يكونان معزولان Cut off فإن التيار المار خلالهما صفراً أيضاً. و الوقت الذي يستغرقه القفل لكي ينتقل من حالة التوصيل إلى حالة العزل أو الفتح Switching Time هو صفراً من الثواني.  كما أنها تستهلك صفراً من الطاقة. بهذا المفهوم قاموا بعمل الترانزيستور الثنائي الأقطاب Bipolar Junction Transistor BJT و الذي إقترب إلى حدٍ ما من النموذج المثالي. و من قبله قاموا بإستخدام الحاكمات المغناطيسية Electromagnetic Relays حيث كانت تقترب من النموذج المثالي إلا في الوقت المستغرق لتغيير الحالة و في الطاقة المستهلكة. و قاموا كذلك بعمل الترانزيستور الحقلي Field Effect Transistor FET و الموسفت MOSFET. و لهذا عندما تقوم بعمل تصميم فعليك أن تقوم بعمل نموذج مثالي له. فضع قفلاً قبل أن تقرر بأي الأشياء العملية ستقوم بعمله. و ينطبق هذا أيضاً على البطارية المثالية التي ليس لها مقاومة داخلية و المكثف المثالي و الملف المثالي و المرشح الترددات المنخفضة المثالي Ideal Low Pass Filter .. إلخ.

9) إن السعي وراء تقسيم العمل على عدة طبقات له عدة فوائد. منها أن تجعل تصميمك أو دائرتك الإلكترونية أو الكود الذي كتبه مقروءاً. ففي مجال البرمجة مثلاً ,الذي يريد أن يتعرف على ميكانيكية عمل إحدى البرامج ربما لا يكون على علم بأساليب التعامل مع الذاكرة. فهو دخل ليقرأ الكود الذي كتبته أنت ليعرف الخوازرميات العامة للبرنامج و ليس إلى خوارزميات إدارة الذاكرة. و لهذا فيجب عليك ألا تخلط الطبقات ببعضها و تضع الأوامر العامة التي تصف ميكانيكية عمل البرنامج مع أوامر إدارة الذاكرة. إذا أراد أحدهم أن يتعرف على أوامر إدارة الذاكرة فسيجدها منفصلة وحدها في تصنيف Class أو دالة Function or Method. و في هذه الحالة لن يكود الكود مقروءاً فحسب بل يستطيع المبرجمين الآخرين الإستفادة من جزئية التعامل مع الذاكرة في البرنامج لأنها منفصلة في مكان وحدها. و هذا ينظم عملية الإستفادة من بعض أجزاء التصميم في تصاميم آخرى بدلاً من إعادة تصميمه. كما أننا نفترض أنك ستقوم بإفتراض وجود نموذج مثالي في البرنامج. فعلى سبيل المثال إذا أردت أن تقوم بعمل ترتيب أو بحث في بعض العناصر فإفترض أن هناك دالة سوف تقوم بعمل هذا الأمر في أقل وقت ممكن. ثم أفعل أقصى ما وصلت إليه و الذي سيكون بالطبع أقل من النموذج المثالي. و في هذه الحالة سيأتي بعد ذلك مبرمجين آخرين يتوصلون إلى طرق أفضل من التي وصلت إليها و يقومون بإستبدال هذه الجزئية المنفصلة ليجعلوها أقرب من المثالية. و هذا هو فتح المجال للتطوير و التحسين على التصميم. كما أن هذا الأمر سيسهل عليك عملية التصميم. فالجزئية الفرعية التي لا تستطيع تصميمها إتركها و ركز على التصميم العام و على الجزئيات المهمة فيه. و هذا ما يسمى بـجعل التصميم يعتمد على ماذا What و ليس على كيف How.

و في النهاية. أتمنى أن أجد الجميع قد إلتزم بهذه الأمور في تصاميمه و مشاريعه و لم يخلط الطبقات و الوحدات ببعضها البعض و أبتعد عن التفكير في أدق التفاصيل بدون أن يحدد ماذا يريد. و أعتقد بأن هذا الموضوع قد أخذ حظه بما فيه الكفاية !!